Description
Die MAX ® II-Familie von sofort einsatzfähigen, nichtflüchtigen CPLDs basiert auf einem 0,18-µm, 6-Layer-Metal-Flash-Prozess, mit Dichten von 240 bis 2.210 Logikelementen (LEs) (128 bis 2.210 äquivalente Makrozellen) und nichtflüchtiger Speicherung von 8 Kbits. MAX II-Bausteine bieten im Vergleich zu anderen CPLD-Architekturen eine hohe I/O-Anzahl, schnelle Leistung und zuverlässige Anpassung. Mit dem MultiVolt-Kern, einem UFM-Block (User Flash Memory) und einer verbesserten In-System-Programmierbarkeit (ISP) sind die MAX II-Bausteine darauf ausgelegt, Kosten und Stromverbrauch zu senken und gleichzeitig programmierbare Lösungen für Anwendungen wie Bus-Bridging, I/O-Erweiterung, Power-On-Reset (POR) und Sequenzsteuerung sowie Bausteinkonfigurationssteuerung zu bieten.
Wesentliche Merkmale
- Kostengünstiger CPLD mit geringem Stromverbrauch
- Sofort einschaltbare, nicht flüchtige Architektur
- Standby-Strom so niedrig wie 25 µA
- Bietet eine schnelle Ausbreitungsverzögerung und Takt-zu-Ausgabe-Zeiten
- Bietet vier globale Takte mit zwei verfügbaren Takten pro Logik-Array-Block (LAB)
- UFM-Block mit bis zu 8 Kbits für nichtflüchtige Speicherung
- MultiVolt-Kern ermöglicht externe Versorgungsspannungen für den Baustein von entweder
- 3,3 V/2,5 V oder 1,8 V
- MultiVolt-E/A-Schnittstelle, die 3,3-V-, 2,5-V-, 1,8-V- und 1,5-V-Logikpegel unterstützt
- Bus-freundliche Architektur mit programmierbarer Slew-Rate, Treiberstärke,
- Bus-Hold und programmierbare Pull-up-Widerstände
- Schmitt-Trigger ermöglichen rauscharme Eingänge (pro Pin programmierbar)
- E/As sind vollständig konform mit den Anforderungen der Peripheral Component Interconnect Special
- Interest Group (PCI SIG) PCI Local Bus Specification, Revision 2.2 für 3,3-V
- Betrieb bei 66 MHz
- Unterstützt Hot-Socketing
- Eingebaute Joint Test Action Group (JTAG) Boundary-Scan-Test (BST)-Schaltung
- konform mit IEEE Std. 1149.1-1990
- ISP-Schaltung gemäß IEEE Std. 1532
